應(yīng)用HyperLynx解決高速采集板中阻抗匹配的問(wèn)題_高都電子P

引言

隨著數(shù)字技術(shù)和計(jì)算機(jī)技術(shù)的完善，數(shù)字化儀的采樣率有很大的提高。目前，已有采樣率10GS/s的數(shù)字化儀產(chǎn)品，可處理5GHz的模擬信號(hào)。數(shù)字化儀的采樣率提高的根本原因在于AD采樣芯片的速度的提高以AD5463為例，AD5463為12位的AD采樣芯片，其采樣率可高達(dá)500MSPS。隨著器件時(shí)鐘頻率日益提高，信號(hào)完整性問(wèn)題變得更加嚴(yán)重。對(duì)大多數(shù)電子產(chǎn)品而言，當(dāng)時(shí)鐘頻率超過(guò)100MHz時(shí)，信號(hào)完整性問(wèn)題就變得很重要。時(shí)鐘頻率的升高使得控制傳輸線的特征阻抗和良好的端接變得很重要。特征阻抗不發(fā)生突變以及良好的端接將從根本上消除振鈴現(xiàn)象，并且在某些條件下一定程度地減小串?dāng)_和地彈以及軌道塌陷。HyperLynx為Mentor公司的產(chǎn)品，該軟件可提供布局布線之前的前仿真和布局布線后的后仿真。用HyperLynx計(jì)算差分阻抗可以簡(jiǎn)化設(shè)計(jì)過(guò)程并且得到更為有效和精準(zhǔn)的結(jié)果。本文將以HyperLynx為輔助解決高速數(shù)據(jù)采集板中遇到的阻抗匹配的問(wèn)題。

采集板的技術(shù)指標(biāo)和關(guān)鍵器件的選擇
 

本次設(shè)計(jì)中高速數(shù)據(jù)采集板的技術(shù)指標(biāo)如下：a)垂直分辨率12bit；b)雙通道同時(shí)工作交替采樣，單通道采樣率為500MSPS；c)有效分辨率位數(shù)大于等于10bits；d)信噪比SNR>62dB。該采集板系統(tǒng)的主要器件有ADC芯片，時(shí)鐘芯片和通道上的模擬放大器和濾波器。
 

通過(guò)對(duì)性能指標(biāo)的綜合分析，我們選擇ADS5463為我們的ADC芯片，AD9517-3為時(shí)鐘芯片。數(shù)據(jù)采集板中遇到的阻抗匹配問(wèn)題主要集中在這兩個(gè)芯片上。
 

ADS5463的采樣率為500MSPS，垂直分辨率為12bits，有效分辨位數(shù)為10.5bits。ADS5463的時(shí)鐘信號(hào)輸入幅值范圍很寬，輸入的時(shí)鐘信號(hào)峰峰值最大可達(dá)到3伏。ADS5463的信噪比和時(shí)鐘信號(hào)的幅度、共模電壓的大小、溫度以及供電電壓的紋波等因素有關(guān)。其中時(shí)鐘信號(hào)的幅度對(duì)信噪比影響較大，時(shí)鐘信號(hào)的峰峰值越高信噪比越高。數(shù)據(jù)輸出的格式為L(zhǎng)VDS電平。
 

AD9517為可編程的12通道的時(shí)鐘產(chǎn)生器。AD9517內(nèi)置有2GHz的VCO，可產(chǎn)生最高800MHz的LVDS時(shí)鐘信號(hào)以及1.6GHz的LVPECL時(shí)鐘信號(hào)。通過(guò)對(duì)寄存器的設(shè)置可以產(chǎn)生不同電平標(biāo)準(zhǔn)以及不同頻率的時(shí)鐘輸出信號(hào)。
 

為了盡量增大ADS5463的信噪比，AD9517的輸出時(shí)鐘采用LVPECL電平。LVPECL的信號(hào)擺幅為800mV，輸出阻抗很低，因此它有很強(qiáng)的驅(qū)動(dòng)能力。ADS5463的輸出為L(zhǎng)VDS電平、AD9517的輸出為L(zhǎng)VPECL電平，二者均為差分信號(hào)。為了控制差分線的阻抗并且找到一個(gè)良好的端接方案，下面引出差分阻抗的定義。

差分線的阻抗
 

對(duì)于FR4材料的邊緣耦合微帶線，差分阻抗近似為：

    

式中，Zdiff表示差分阻抗，單位為Ω；Z0表示未耦合時(shí)的單端特性阻抗；s表示信號(hào)線邊沿的間距，單位是mil；h表示信號(hào)線與返回路徑平面間的介質(zhì)厚度；FR4介質(zhì)的介電常數(shù)決定了式中的兩個(gè)系數(shù)0.48、0.96。
 

對(duì)于FR4材料的邊緣耦合帶狀線，差分阻抗近似為：

    
式中，F(xiàn)R4介質(zhì)的介電常數(shù)決定了式中的兩個(gè)系數(shù)0.37、2.9，b表示平面間總的介質(zhì)厚度，其余同公式（1）。
 

傳輸線中，導(dǎo)線引起的總衰減為：

    
式中，Len表示傳輸線的長(zhǎng)度，單位為in；Z0表示傳輸線的特征阻抗，單位為Ω；w表示線寬，單位為mil；f表示正弦波頻率分量，單位為GHz；Acond表示導(dǎo)線引起的總的衰減，單位是dB；36這個(gè)參數(shù)和FR4介質(zhì)的介質(zhì)耗散因子tan(δ)有關(guān)，F(xiàn)R4的介質(zhì)耗散因子tan(δ)為0.02。 

傳輸線的阻抗匹配和端接
 

為了使AD采集系統(tǒng)滿足設(shè)計(jì)指標(biāo)，借助HyperLynx仿真軟件的輔助，完成對(duì)ADS5463采集系統(tǒng)的板級(jí)仿真，減小甚至消除因?yàn)樽杩共黄ヅ浠蛘叨私渝e(cuò)誤而帶來(lái)的振鈴，使AD采集系統(tǒng)可以正常工作在指定的頻率（500MHz）。并應(yīng)用上文的公式（1）（2）（3）對(duì)實(shí)驗(yàn)結(jié)果進(jìn)行計(jì)算和分析。
 

高速數(shù)字采集板的信號(hào)完整性驗(yàn)證板的疊層結(jié)構(gòu)如圖1所示。

圖1 驗(yàn)證板的疊層結(jié)構(gòu)
 

為了使多層印制板在正常工作時(shí)能夠滿足電磁兼容和敏感度標(biāo)準(zhǔn)，在進(jìn)行多層印制板的分層及堆疊設(shè)計(jì)時(shí)應(yīng)該從信號(hào)的返回路徑及電源和地層的阻抗這兩個(gè)方面考慮。
 

對(duì)于多層板中的傳輸線，驅(qū)動(dòng)器受到的阻抗主要由信號(hào)路徑和與之最近的平面構(gòu)成的阻抗決定的，而與實(shí)際連接在驅(qū)動(dòng)器返回端的平面無(wú)關(guān)。對(duì)于高速數(shù)字板而言，信號(hào)線的良好端接變的很重要。我們希望驅(qū)動(dòng)器受到的阻抗是可以控制的，這樣易于在設(shè)計(jì)時(shí)對(duì)信號(hào)線進(jìn)行良好的端接。為了滿足阻抗可控的要求，在設(shè)計(jì)高速數(shù)字板時(shí)要求布線層應(yīng)安排與映像平面層相鄰，重要的信號(hào)線應(yīng)該緊鄰地層。這里的映像平面層指的是電源層和地層，即信號(hào)的返回路徑應(yīng)該是電源層或者地層。板上的信號(hào)層InnerSignal1遵循上述設(shè)計(jì)原則。InnerSignal1與GND1和VCC1兩個(gè)映像平面層相鄰，形成了帶狀線結(jié)構(gòu)，在設(shè)計(jì)時(shí)方便通過(guò)控制介質(zhì)的厚度和走線寬度來(lái)控制傳輸線的特征阻抗。
 

除了信號(hào)的返回路徑，電源和地阻抗也是在分層時(shí)要考慮的一個(gè)因素。為了減小地彈和軌道塌陷，在設(shè)計(jì)時(shí)應(yīng)該盡量的減少電源和地之間的感性阻抗。為了盡可能的減少電源和地之間的感性阻抗，要求電源平面和地平面相鄰并且盡可能的靠近。FPGA的核電壓布在VCC2電源層。板上的電源層VCC2和GND層相鄰并且介質(zhì)厚度僅為5mil，這將使VCC2和GND之間的感抗較小。
 

驗(yàn)證板上的器件為：AD9517時(shí)鐘芯片一片用于給ADS5463提供時(shí)鐘，ADS5463一片用于數(shù)據(jù)采集，兩片F(xiàn)PGA為Altera公司的StratixII系列的EP2S60用于接收和處理AD采集后的數(shù)據(jù)，LT1764五片用于提供板上的電源。
 

首先對(duì)ADS5463的時(shí)鐘線進(jìn)行分析。為了使ADS5463有一個(gè)較高的信噪比，AD9517的輸出時(shí)鐘設(shè)為L(zhǎng)VPECL電平。驗(yàn)證板上由AD9517到ADS5463的時(shí)鐘線布局如圖2所示。

圖2 時(shí)鐘線的PCB布局圖
 

對(duì)時(shí)鐘信號(hào)采用交流耦合并聯(lián)端接的方式。圖2中的R517為并聯(lián)端接電阻，阻值為100Ω。C523和C522為交流耦合隔直電容，容值為0.1nF，C523和C522的存在將使ADS5463的時(shí)鐘信號(hào)以ADS5463自帶的2.5V參考電平作為共模電壓。R515和R516為零，在本設(shè)計(jì)中不起作用。由于LVPECL輸出為射隨輸出結(jié)構(gòu)，故需要兩個(gè)電阻拉到一個(gè)直流偏置電壓。電阻R513和R514用來(lái)提供偏置電壓，電阻值為200Ω。時(shí)鐘線clk-、clk+布局在頂層，為一對(duì)邊緣耦合微帶線。微帶線clk-、clk+的結(jié)構(gòu)為：s=4mil，h=5mil、Z0=62.72Ω，介質(zhì)為FR4。由式（1）可計(jì)算得Zdiff=99.03Ω。顯然，傳輸線的特征阻抗和端接電阻R517的阻值相差很小，時(shí)鐘信號(hào)存在極輕微的反射。利用HyperLynx仿真軟件對(duì)時(shí)鐘線clk-、clk+進(jìn)行仿真。ADS5463的時(shí)鐘輸入端接收到的時(shí)鐘信號(hào)的眼圖如圖3所示。
 

圖3中六邊形的部分和矩形的邊框?yàn)檠蹐D的測(cè)試模板，其他部分為接收端的眼圖。對(duì)于LVPECL電平而言，噪聲容限為200mV。輸出電壓典型值為800mV，最大閾值電壓為300mV。ADS5463的上升時(shí)間和下降時(shí)間的典型值為500ps（注：這里的上升時(shí)間和下降時(shí)間指的是上升沿和下降的20%到80%這一段長(zhǎng)度所占用的時(shí)間）。根據(jù)這些參數(shù)我們?cè)O(shè)定用于眼圖測(cè)試的模板。用于眼圖測(cè)試的模板是圖3中的六邊形。
 

圖3 時(shí)鐘信號(hào)的眼圖
 

仿真的結(jié)果顯示：眼圖的寬度為1ns，眼圖張開的高度約為850mV，過(guò)沖的高度約為80mV，接收端的眼圖并未碰到模板。從上述分析來(lái)看，由ADS5463接受到的差分時(shí)鐘信號(hào)符合LVPECL電平的標(biāo)準(zhǔn)，可以在AD采集系統(tǒng)中使用。仿真的眼圖并不完美，眼圖中產(chǎn)生的小幅度的振鈴及過(guò)沖與端接電阻、隔直電容以及提供偏置電壓的電阻處的短樁線所引發(fā)的阻抗突變有關(guān)。減小這些短樁線的長(zhǎng)度會(huì)進(jìn)一步提高眼圖的質(zhì)量。
 

除了時(shí)鐘線以外，板上另一組需要仿真的重要信號(hào)線是ADS5463的數(shù)據(jù)線。ADS5463將AD轉(zhuǎn)換后的數(shù)據(jù)通過(guò)12位數(shù)據(jù)總線送往StratixII進(jìn)行處理。完成對(duì)AD時(shí)鐘線的仿真后，下一步對(duì)AD的數(shù)據(jù)線進(jìn)行仿真。板上的數(shù)據(jù)線布局如圖4所示。

圖4 數(shù)據(jù)線的PCB布局圖
 

驗(yàn)證板上第二組傳輸線為數(shù)據(jù)線D5+/D5-。該差分線為ADS5463到StratixII之間的數(shù)據(jù)線。ADS5463為發(fā)送器、StratixII為接收器，StratixII提供100Ω的片上端接。數(shù)據(jù)的傳輸速率為500MHz，LVDS電平。第二組傳輸線的長(zhǎng)度為2.83in，傳輸線絕大部分在Signal1信號(hào)層，只有極短的部分在頂層。對(duì)于D5+這根傳輸線位于頂層的微帶線的長(zhǎng)度為105.86mil（0.10586in），對(duì)于D5-這根傳輸線位于頂層的微帶線的長(zhǎng)度為95.07mil（0.09507in）。即發(fā)生阻抗突變的傳輸線的長(zhǎng)度足夠短，雖然依舊發(fā)生了反射但這些反射卻被信號(hào)的上升或者下降沿遮蓋住了，這些反射對(duì)傳輸線的信號(hào)完整性產(chǎn)生的影響可以被忽略。傳輸線D5+/D5-的特征阻抗由在Signal1信號(hào)層的部分決定。
 

對(duì)于D5+/D5-在信號(hào)層Signal1部分的帶狀線而言；Z0=52.43Ω、b=12mil、s=9mil、介質(zhì)為FR4。由式（2）的Zdiff=99.13Ω。即帶狀線的差分阻抗為Zdiff=99.13Ω。
 

利用HyperLynx仿真軟件對(duì)ADS5463的數(shù)據(jù)線D5-、D5+進(jìn)行仿真。接收端的StratixII得到的數(shù)據(jù)信號(hào)的眼圖如圖5所示。
 

圖5 數(shù)據(jù)信號(hào)的眼圖
 

圖5中六邊形的部分和矩形的邊框?yàn)檠蹐D的測(cè)試模板，其他部分為接收端的眼圖。對(duì)于LVDS電平而言：TIA/EIA-644A標(biāo)準(zhǔn)規(guī)定，如噪聲容限為147mV，則最小輸出差動(dòng)電壓為247mV，最大閾值電壓為100mV。StratixII系列器件的LVDS接口的下降時(shí)間最大為180ps，上升時(shí)間最大為160ps（注：這里的上升時(shí)間和下降時(shí)間指的是上升沿和下降的20%到80%這一段長(zhǎng)度所占用的時(shí)間）。根據(jù)這些參數(shù)我們?cè)O(shè)定用于對(duì)眼圖測(cè)試的模板，用于眼圖測(cè)試的模板為圖5中的六邊形。
 

仿真的結(jié)果顯示：接收端眼圖的寬度為2ns，接收端眼圖的高度約為300mV，大于LVDS接收端要求的最小眼圖高度200mV，接收端振鈴小于20mV。接收端的眼圖并未碰到模板。傳輸線D5+/D5-完全可以完成500MHz數(shù)據(jù)傳輸?shù)娜蝿?wù)。
 

圖5顯示的眼圖并不完美，有輕微的塌陷和很小的振鈴。除去傳輸線D5+/D5-在不同層的部分阻抗不完全相同存在輕微的反射以外，造成D5+/D5-眼圖有一定振鈴的原因在于過(guò)孔影響。介質(zhì)損耗和趨膚效應(yīng)則導(dǎo)致了眼圖的輕微塌陷。
 

在高密度的電路板中信號(hào)線的穿層不可避免的帶來(lái)了過(guò)孔。信號(hào)線的過(guò)孔的阻抗一般是在25Ω到35Ω。過(guò)孔的阻抗不連續(xù)來(lái)自于傳輸線和過(guò)孔處的電磁場(chǎng)的不連續(xù)以及除了電源和地平面外過(guò)孔處回流路徑的缺失。
 

對(duì)于因?yàn)檫^(guò)孔導(dǎo)致的阻抗突變而帶來(lái)的反射，在設(shè)計(jì)中通常采用在過(guò)孔附近增加地過(guò)孔的方法來(lái)改良信號(hào)的質(zhì)量。增加的地過(guò)孔起到了傳輸線上過(guò)孔處回流路徑的作用。
 

導(dǎo)線上單位長(zhǎng)度的損耗有兩部分組成：一部分是由導(dǎo)線損耗引起的衰減，一部分是由介質(zhì)損耗引起的衰減。趨膚效應(yīng)是引起導(dǎo)線損耗的主要原因。介質(zhì)的耗散因子tan(δ)則是引起介質(zhì)損耗的主要原因。根據(jù)公式（3），在D5+/D5-這段傳輸線上產(chǎn)生的衰減為：Acond =0.3453dB。輸入FPGA的電壓幅值為ADC輸出電壓幅值的96%。
 

通過(guò)更換介質(zhì)材料可以減少導(dǎo)線帶來(lái)的損耗，進(jìn)而改善信號(hào)的質(zhì)量。FR4的損耗因子tan(δ)為0.02，是常用的板材中較高的。更換板材，如圖5中六邊形的部分和矩形的邊框?yàn)檠蹐D的測(cè)試模板，其他部分為接收端的眼圖。對(duì)于LVDS電平而言：TIA/EIA-644A標(biāo)準(zhǔn)規(guī)定，如噪聲容限為147mV，則最小輸出差動(dòng)電壓為247mV，最大閾值電壓為100mV。StratixII系列器件的LVDS接口的下降時(shí)間最大為180ps，上升時(shí)間最大為160ps（注：這里的上升時(shí)間和下降時(shí)間指的是上升沿和下降的20%到80%這一段長(zhǎng)度所占用的時(shí)間）。根據(jù)這些參數(shù)我們?cè)O(shè)定用于對(duì)眼圖測(cè)試的模板，用于眼圖測(cè)試的模板為圖5中的六邊形。
 

仿真的結(jié)果顯示：接收端眼圖的寬度為2ns，接收端眼圖的高度約為300mV，大于LVDS接收端要求的最小眼圖高度200mV，接收端振鈴小于20mV。接收端的眼圖并未碰到模板。傳輸線D5+/D5-完全可以完成500MHz數(shù)據(jù)傳輸?shù)娜蝿?wù)。
 

圖5顯示的眼圖并不完美，有輕微的塌陷和很小的振鈴。除去傳輸線D5+/D5-在不同層的部分阻抗不完全相同存在輕微的反射以外，造成D5+/D5-眼圖有一定振鈴的原因在于過(guò)孔影響。介質(zhì)損耗和趨膚效應(yīng)則導(dǎo)致了眼圖的輕微塌陷。
 

在高密度的電路板中信號(hào)線的穿層不可避免的帶來(lái)了過(guò)孔。信號(hào)線的過(guò)孔的阻抗一般是在25Ω到35Ω。過(guò)孔的阻抗不連續(xù)來(lái)自于傳輸線和過(guò)孔處的電磁場(chǎng)的不連續(xù)以及除了電源和地平面外過(guò)孔處回流路徑的缺失。
 

對(duì)于因?yàn)檫^(guò)孔導(dǎo)致的阻抗突變而帶來(lái)的反射，在設(shè)計(jì)中通常采用在過(guò)孔附近增加地過(guò)孔的方法來(lái)改良信號(hào)的質(zhì)量。增加的地過(guò)孔起到了傳輸線上過(guò)孔處回流路徑的作用。
 

導(dǎo)線上單位長(zhǎng)度的損耗有兩部分組成：一部分是由導(dǎo)線損耗引起的衰減，一部分是由介質(zhì)損耗引起的衰減。趨膚效應(yīng)是引起導(dǎo)線損耗的主要原因。介質(zhì)的耗散因子tan(δ)則是引起介質(zhì)損耗的主要原因。根據(jù)公式（3），在D5+/D5-這段傳輸線上產(chǎn)生的衰減為：Acond =0.3453dB。輸入FPGA的電壓幅值為ADC輸出電壓幅值的96%。
 

通過(guò)更換介質(zhì)材料可以減少導(dǎo)線帶來(lái)的損耗，進(jìn)而改善信號(hào)的質(zhì)量。FR4的損耗因子tan(δ)為0.02，是常用的板材中較高的。更換板材，如RogersRF35(損耗因子為0.0018)，我們可以在接收端得到質(zhì)量更好的眼圖。

實(shí)測(cè)結(jié)果
 

通過(guò)上文的理論計(jì)算和仿真，在HyperLynx的輔助下解決了500MSPS采樣率的AD系統(tǒng)的核心問(wèn)題即：時(shí)鐘和數(shù)據(jù)的信號(hào)的完整性。上述仿真結(jié)果應(yīng)用于實(shí)際工程中取得了較為理想的效果，實(shí)現(xiàn)了AD采樣系統(tǒng)的技術(shù)指標(biāo)。圖6為用Tektronix示波器看到的ADS5463時(shí)鐘信號(hào)的眼圖。
 

圖6 ADS5463時(shí)鐘信號(hào)的眼圖

結(jié)論
 

應(yīng)用HyperLynx的仿真，使得對(duì)高速采集板上的阻抗控制變得簡(jiǎn)單。通過(guò)前仿真和后仿真我們能在投版制板之前找到并解決板子中隱藏的信號(hào)完整性問(wèn)題，使得板子一次成功的概率大大提高。相比于價(jià)格高昂并且繁瑣的EMI測(cè)試，HyperLynx提供了一個(gè)更為經(jīng)濟(jì)有效的設(shè)計(jì)方法，并且在很大程度上節(jié)省了開發(fā)周期，使產(chǎn)品更有競(jìng)爭(zhēng)力。