硬件設計是需要考慮的高頻輸入、輸出、時鐘速率和數(shù)字接

無論是設計測試測量設備還是汽車激光雷達的模擬前端(AFE)，使用現(xiàn)代高速數(shù)據(jù)轉換器的硬件設計人員都面臨著高頻輸入、輸出、時鐘速率和數(shù)字接口的嚴峻挑戰(zhàn)。問題可能包括連接到您的現(xiàn)場可編程門陣列(FPGA)，確保您的第一個設計通道能夠工作，或者在構建系統(tǒng)之前確定如何對系統(tǒng)進行最佳建模。
本文將仔細研究這些挑戰(zhàn)。
快速系統(tǒng)開發(fā)
在開始新的硬件設計之前，工程師通常會在自己的測試臺上評估最重要的芯片。一旦獲得了操作模型
評估板
對所需設備和部件的評估通常在理想的電源和信號源下進行。
大音階第七音
大多數(shù)情況下，會提供板上電源和時鐘，這樣您就可以用最少的測試臺設備和更實用的電源和信號源來運行電路板，如如圖1所示。生成的TSW14J56EVMTI還支持一個完整的系統(tǒng)級模型，在一臺PC上有多個評估模塊原型。例如，通過將KCU105或VCU118等XilinxFPGA開發(fā)套件連接到多個模數(shù)轉換器(ADC)或數(shù)模轉換器(DAC)，可以同時測試發(fā)射和接收通道。
FPGA連通性和JESD204B和JESD204C你可能要解決的最大問題之一就是如何在FPGA中獲取數(shù)據(jù)。雖然LVDS和互補金屬氧化物半導體是簡單的接口，但它們在器件每個引腳上支持的速度極其有限。由于較新的高速數(shù)據(jù)轉換器更普遍地支持1GSPS的輸入或輸出速率，這些接口要么會失去市場，要么會使設計復雜化。
為微電子行業(yè)制定開放標準的JEDEC創(chuàng)建了JESD204，通過支持超過12.5Gbps的差分對通道速率來解決這個問題。然而，雖然JESD204最大限度地減少了引腳數(shù)量，但它通過編碼和序列化或反序列化和解碼并行數(shù)據(jù)增加了接口復雜性。
到目前為止，你必須主要依靠JESD204知識產(chǎn)權(IP)塊和FPGA供應商提供的支持。雖然這些IP塊運行良好，但它們的提供方式支持任何配置的任何設備。這意味著很難理解和配置您的特定用例。你需要花費大量精力設計自己的IP或者從第三方IP提供商那里尋求IP。但是，如果出現(xiàn)問題，第三方IP將需要在實施中提供幫助和支持。
TI自帶的JESD204快速設計IP可以針對你的FPGA平臺、數(shù)據(jù)轉換器和JESD204模式進行預配置和優(yōu)化。我們的IP需要更少的FPGA資源，并且可以針對每個特定用途進行定制。另一個優(yōu)點是實現(xiàn)JESD204鏈接只需要幾個小時或幾天，而不是幾周或幾個月。
隨著直接射頻(RF)采樣和超快SerDes與高速數(shù)據(jù)轉換器的結合，設備模型越來越受歡迎，對射頻和信號完整性建模的能力成為成功通過第一次設計的必要條件。傳統(tǒng)上，大多數(shù)供應商僅在s參數(shù)模型中為ADC提供輸入阻抗信息，但ti的ADC12DJ3200、ADC12DJ5200RF和ADC12QJ1600-Q1高頻輸入設備的采樣頻率高達8GHz，現(xiàn)在有了包含阻抗和頻率響應信息的s參數(shù)模型。
借助這一新模型，您可以模擬預期的器件行為并優(yōu)化阻抗匹配。德州儀器的策略是在支持極高輸入和輸出頻率的設備上提供這些模型，而實施所需的阻抗匹配和頻率響應更具挑戰(zhàn)性。
在數(shù)據(jù)轉換器的數(shù)字接口端，輸入/輸出緩沖區(qū)信息規(guī)范(IBIS)是一個通用模型，它可以為CMOS和LVDS引腳提供物理層信息以及DC和交流類型的行為。對于大多數(shù)使用高速JESD204SerDes的新數(shù)據(jù)轉換器，這些模型已改進為IBIS-算法建模接口(AMI)，其中包括有助于應用均衡和預加重或后加重的有用信息。IBIS-AMI提供了你需要的建模功能，讓你第一次可以正確使用電路板，實現(xiàn)良好的誤碼率、信號完整性和魯棒的數(shù)據(jù)鏈接。圖4顯示了射頻(綠色)和數(shù)字接口(藍色)模型。不管你是使用高速數(shù)據(jù)轉換器有一段時間了，還是不熟悉高速設計，都不用擔心，因為TI是在設計易于使用的高速數(shù)據(jù)轉換器。我們構建了一個完整的開發(fā)環(huán)境，可以簡化所有的工作，如如圖5所示。
有了可以輕松集成FPGA的現(xiàn)成IP，有了精準的射頻系統(tǒng)模型，有了一套靈活、可擴展、自動化的市場穩(wěn)健的評估模塊，你可以縮短幾個月的固件開發(fā)時間，減少昂貴的設計周期，加快從概念到原型的高速設計。